Verilog HDL可以在不同的的抽象層次進行描述電路下面的它們的具體層次分類:
可分爲前端與後端：
前端：
- spec（確定項目需求）
- system model（使用C/C++以及matlab等高級語言設置模型）
- RTL coding
- 形式驗證/功能驗證
後端：
- 邏輯綜合（部分公司仍認爲是前端，使用DC綜合）
- DFT （design for test）（部分公司仍認爲是前端）
- Auto P&R(自動佈局佈線,使用ICC(IC compile））
- sign off（使用PT)
（1）系統級設計（系統建模語言對各個模塊描述，功能仿真）
（2）前端設計（RTL設計、仿真、電路綜合）
（3）後端設計（版圖設計、物理驗證、後仿真）
邏輯綜合需要基於特定的綜合庫，不同庫中，門電路的基本標準單位（standard cell）的面積、時序參數是不同的。
可測性設計插入（design for test,DFT):在進行電路的前端設計時，就預先規劃、設計出如何在樣片中進行電路的測試方案和辦法，並通過邏輯綜合過程完成芯片內部專用測試結構的插入，一遍在芯片形成後能按照預先制定的方案進行相應的電路功能測試的一種設計方法。也就是進行可測性設計，就是在原有的電路中插入專門測試的電路（插入電路）
形式驗證：（常使用工具formality）從功能上（STA是時序上）對綜合後的網表進行驗證，常用的是等價性檢查方法（以功能驗證後的HDL設計作爲參考，對比綜合後的網表功能，是否在功能上存在等價性，以保證邏輯綜合沒有改變HDL描述的電路功能）
靜態時序分析（STA):（常使用工具Prime Time）主要是時序上對電路進行驗證，檢查電路是否存在建立時間、保持時間的違例。通過EDA工具，提取電路中所以路徑的延遲信息進行分析，計算出信號在路徑上的延時，檢查時序是否滿足設定的時序約束要求。
版圖物理規劃（floor-plan）：這一步驟主要是通過對EDA工具進行輸入標準單元庫、標準I/O庫、綜合後的網表、各種約束文件等，規劃好讓EDA工具完成各模塊的位置擺放、電源網絡的設定、I/O信號出口位置、同時確定面積、封裝、工藝、噪聲、負載能力等參數。
功耗分析（power analysis）：在完成版圖物理規劃後，需要進行功耗分析。功耗分析可以確定電源引腳的位置和電源線的寬度是否滿足要求。對整個版圖進功耗分析，即要進行動態功耗分析跟靜態功耗分析，找出主要的功耗單元或者模塊，以供優化
單元佈局與優化（placement & optimistic）：根據floor-plan中的佈局規劃，擺放網表中調用的所以標準單元，EDA工具自動對時序約束、佈線面積、佈線擁堵等綜合考慮標準單元的擺放，從而依靠EDA工具完成電路的佈局設計跟優化。
時鐘樹綜合（clock tree synthesis，CTS）：要了解時鐘樹綜合，那麼就得中斷什麼是時鐘樹。時鐘樹就是分佈在芯片內部的的寄存器跟數字的驅動電流構成的一種樹狀結構的電路。時鐘樹綜合就是EDA工具按照約束，插入buffer，使時鐘的源頭（時鐘根節點）到達各個需要時鐘驅動的器件（各葉子節點，如觸發器）的時間基本一致的過程。時鐘樹綜合通常使用EDA工具自動進行。
佈線（routing）：佈線就是完成模塊、節點的相互連線。EDA工具可以分成全局佈線和詳細布線。一般情況下先使用EDA工具佈線，然後在人工干預的情況下局部自動或者手工進行連接一些比較關鍵地連線，進行修復連接上的問題和時序約束上的問題。
信號完整性分析（signal competition analysis）：信號完整性分析是通常是進行分析噪聲。隨着器件尺寸的下降，器件的供電電壓、噪聲容限均下降。也就是說，也許由於某一根導線可能電阻過大，帶來的壓降過大，導致器件的供電電壓達不到而不能正常工作等等的一系列問題。對這些問題進行分析，是信號完整分析的一部分。
寄生參數提取（parasitic extraction）：根據佈線完成得版圖提前RC（電阻電容）參數文件。對EDA工具輸入相應的工藝參數（廠家提供）後，EDA工具根據這些參數和版圖實際幾何形體的面積計算出RC值，然後通過存儲從而提取出RC參數。提取出來的RC參數，可以直接用於靜態時序分析，也可用於後仿真。
後仿真（post-layout simulation）：它是通過採用外部激勵和佈局佈線後產生的標準延時文件（*.sdf），對佈局佈線後的門級電路網表進行功能和時序驗證，來檢驗門級電路是否符合功能要求。
物理驗證（physical verification）：首先是通過DRC（design rule check，設計規則檢查）對版圖設計中的約束違規情況進行檢查，以保證各層版圖都符合設計的要求。然後是進行LVS（layout vs. Schematic，版圖網表與電路原理圖比較），進行版圖網表跟原始電路圖的一致性對比檢查，即通過版圖寄生參數提取工具得到一個有版圖寄生參數的電路圖，將它跟原理電路圖進行比較，以確保版圖設計與原要求的電路圖的邏輯功能一致性。
