tclk：時鐘的最小週期
tcq：寄存器固有的時鐘輸出延時
tlogic：同步元件之間的組合邏輯延遲
tnet：網線的延遲
tsu：寄存器固有的時鐘建立時間
thold：寄存器的保持時間
在建立時間和保持時間都滿足的情況下，輸入端D處的數據在最壞的傳播延時之後被賦值到輸出端q
tclk = tcq +tlogic +tnet + tsu
togic +tnet >=thold
1、時鐘扭曲（clock skew）：同源時鐘到達兩個不同寄存器時鐘端的時間差別（時鐘路徑的靜態不匹配以及時鐘在負載上的差異造成的）時鐘扭曲造成時鐘相位的偏移，並不會造成時鐘週期的變化，時鐘扭曲包括正扭曲和負扭曲。
考慮時鐘之間的扭曲：
tclk=tcq + tlogic +tnet +tsetup -tclk-skew（正時鐘扭曲）(tdelay=tcq+tlogic+tnet)
=>ts = tclk - tdelay + tclk-skew
=>th = tdelay - tclk-skew
如果ts>tsetup,則說明信號滿足建立時間要求
如果th>thold,則說明信號滿足保持時間要求
（最好的方法是讓tclk-skew幾乎爲0）
2、時鐘抖動：在芯片的某一個給定點上時鐘週期發生暫時的變化，即時鐘週期在不同週期上縮短或加長
避免時鐘抖動的方法：
- 採用全局時鐘資源，增強時鐘的抗干擾能力
- 考慮時鐘的抗干擾佈局佈線
（需要關注的路徑）
1、發射沿和上升沿
2、數據到達時間（數據到達D端所需要的時間）
3、時鐘到達時間
4、數據要求的到達時間
5、數據要求結束的時間
6、建立時間的餘量
7、保持時間餘量
