Modelsim中沒有自動顯示出仿真波形
最近在使用quartus編寫verilog時發現編譯通過了並且無報錯的情況下，RTL仿真沒有自動顯示出波形。發現是testbench文件中文件名和module後的文件名不一致導致的，附上以led爲例的解決辦法。
此時可以看到，文件通過了編譯。但是當我點擊RTL仿真之後卻看不到仿真界面。
可以看到，我的module名爲verilog1，而testbench文件名爲verilog2（因爲是突然想起以前遇到的問題，就隨意的起了名字）。因爲告訴modelsim去找verilog2而testbench中寫的是verilog1所以找不到。
這時修改module的名字爲Verilog2，或者修改testbench名爲Verilog1。
這裏我把module名改爲verilog2再進行編譯仿真。
可以看到modelsim中出現仿真結果。
是查閱小梅哥的資料找到的解決方法。